CELLTYPE "AddressCache" PORTS [ PhA, nPhA, PhB, nPhBBOOL, MnGntBOOL, -- Tristate MnAdCycle=BOOL, MTransport=INT[36], MParity=BOOL, MnShared=BOOL, MnAbort>BOOL, -- Tristate MnHousekeepingInProgress=BOOL, MnError>BOOL, -- Tristate MnDV=BOOL, DShiftBOOL, -- Tristate IMnMRq0, IMnMRq1, IMnMRq2, IMnMRq3BOOL, IMnNewRq=BOOL, IMnAdCycle=BOOL, IMTransport=INT[36], IMParity=BOOL, IMnShared=BOOL, IMnAbort=BOOL, IMnHousekeepingInProgress=BOOL, IMnError>BOOL, -- Tristate IMnDV=BOOL, RAddress=INT[14], RnCS>BOOL, RnWE>BOOL ] EvalSimple ENDCELLTYPE nAddressCache.rose Last Edited by: Barth, April 25, 1985 9:43:06 pm PST 180 - (36+47+5+55+16) => 21 Timing and housekeeping interface (36) Main memory interface (47) Serial debugging interface (5) Internal M bus (55) RAM control (16) Store parity for word n in location (n+1) MOD 4, requires extra RAM cycle at the tail end to store or retrieve the final bit. Κ ˜Jšœ™J™4J˜šΟkœ˜šœ˜J˜Jšœ™J˜šœ&™&Jšœœ˜Jšœ œ˜Jšœœ˜J˜—šœ™Jšœœ˜Jšœœ˜ Jšœœ˜ JšœœΟc ˜Jšœ œ˜Jšœ œ˜Jšœœ˜ Jšœ œ˜Jšœœž ˜Jšœœ˜Jšœœž ˜Jšœœ˜ J˜—šœ™Jšœœ˜ Jšœ œ˜Jšœ œ˜Jšœœ˜ Jšœ œž ˜J˜—™Jšœ#œ˜(Jšœœ˜$Jšœ#œ˜(Jšœ œ˜Jšœ œ˜Jšœ œ˜Jšœ œ˜Jšœ œ˜Jšœ œ˜Jšœœ˜Jšœ œž ˜Jšœœ˜ J˜—™Jšœ œ˜Jšœœ˜ Jšœ˜ J˜—J˜—J˜˜ J™}—J˜Icodeš ˜ J˜——…—”