processor: {PCmdA _ xFetchy; PData _ address} cache: {PRejectB _ FALSE; PFaultB _ None}ABFigure 2a. Fetch Timing, No Reject, No FaultBAprocessor: {PCmdA _ xFetchy; PData _ address} cache: {PRejectB _ FALSE; PFaultB _ None}y: { null=> no hold, Hold}x: {null => memory, IO}cache: {PRejectB _ FALSE; PFaultB _ None; PData _ data; PParityB _ parity}Figure 2b. Fetch Timing, Reject, No FaultABABw cycles(w>=0)cache: {PRejectB _ TRUE; PFaultB _ None}cache: {PRejectB _ FALSE; PFaultB _ None}cache: {PRejectB _ TRUE; PFaultB _ None}cache: {PRejectB _ FALSE; PFaultB _ None}cache: {PRejectB _ FALSE; PFaultB _ None; PData _ data; PParityB _ parity}Figure 2. Fetch Timingcache: {PRejectB _ FALSE; PFaultB _ None}cache: {PRejectB _ TRUE; PFaultB _ None}cache: {PRejectB _ FALSE; PFaultB _ None}cache: {PRejectB _ TRUE; PFaultB _ None}(w>=0)w cyclesBABABAprocessor: {PCmdA _ xFetchy; PData _ address} cache: {PRejectB _ FALSE; PFaultB _ None}Figure 2c. Fetch Timing, Reject, Faultcache: {PRejectB _ TRUE; PFaultB _ fault} VtE-YpE B:K,P&R_ VtRY VY V[f VPJJ:p5{)<%9@>^>$9t@-9? VB( V@) V>( V