1 0 0 | X X X X -- Unknown state 1 0 0 | X X X X -- Unknown state 1 0 0 | 0 0 0 0 -- Known state 0 0 0 | 0 0 0 0 -- Known state after Reset 0 0 0 | 0 0 0 0 -- Known state after Reset 0 1 0 | 0 0 0 0 -- Push 0 0 0 | 0 0 0 0 -- Wait 0 1 0 | 1 1 0 0 -- Push 0 0 0 | 1 0 1 0 -- Wait 0 1 0 | 1 1 1 0 -- Push 0 0 0 | 1 0 2 0 -- Wait 0 1 0 | 1 1 2 0 -- Push 0 0 0 | 1 0 3 0 -- Wait 0 1 0 | 1 1 3 0 -- Push 0 0 0 | 1 0 4 0 -- Wait 0 1 0 | 1 1 4 0 -- Push 0 0 0 | 1 0 5 0 -- Wait 0 1 0 | 1 1 5 0 -- Push 0 0 0 | 1 0 6 0 -- Wait 0 1 0 | 1 1 6 0 -- Push 0 0 0 | 1 0 7 0 -- Wait 0 1 0 | 1 1 7 0 -- Push 0 0 0 | 1 0 8 0 -- Wait 0 1 0 | 1 1 8 0 -- Push 0 0 0 | 1 0 9 0 -- Wait 0 1 0 | 1 1 9 0 -- Push 0 0 0 | 1 0 A 0 -- Wait 0 1 0 | 1 1 A 0 -- Push 0 0 0 | 1 0 B 0 -- Wait 0 1 0 | 1 1 B 0 -- Push 0 0 0 | 1 0 C 0 -- Wait 0 1 0 | 1 1 C 0 -- Push 0 0 0 | 1 0 D 0 -- Wait 0 1 0 | 1 1 D 0 -- Push 0 0 0 | 1 0 E 0 -- Wait 0 1 0 | 1 1 E 0 -- Push 0 0 0 | 1 0 F 0 -- Wait 0 1 0 | 1 0 F 0 -- Push, nothing changes 0 0 0 | 1 0 F 0 -- Wait, nothing changes 0 1 0 | 1 0 F 0 -- Push, nothing changes 0 0 0 | 1 0 F 0 -- Wait, nothing changes 0 0 0 | 1 0 F 0 -- Wait, nothing changes 0 0 1 | 1 0 F 0 -- Pop 0 0 0 | 1 0 F 1 -- Wait 0 0 1 | 1 0 F 1 -- Pop 0 0 0 | 1 0 F 2 -- Wait 0 0 1 | 1 0 F 2 -- Pop 0 0 0 | 1 0 F 3 -- Wait 0 0 1 | 1 0 F 3 -- Pop 0 0 0 | 1 0 F 4 -- Wait 0 0 1 | 1 0 F 4 -- Pop 0 0 0 | 1 0 F 5 -- Wait 0 0 1 | 1 0 F 5 -- Pop 0 0 0 | 1 0 F 6 -- Wait 0 0 1 | 1 0 F 6 -- Pop 0 0 0 | 1 0 F 7 -- Wait 0 0 1 | 1 0 F 7 -- Pop 0 0 0 | 1 0 F 8 -- Wait 0 0 1 | 1 0 F 8 -- Pop 0 0 0 | 1 0 F 9 -- Wait 0 0 1 | 1 0 F 9 -- Pop 0 0 0 | 1 0 F A -- Wait 0 0 1 | 1 0 F A -- Pop 0 0 0 | 1 0 F B -- Wait 0 0 1 | 1 0 F B -- Pop 0 0 0 | 1 0 F C -- Wait 0 0 1 | 1 0 F C -- Pop 0 0 0 | 1 0 F D -- Wait 0 0 1 | 1 0 F D -- Pop 0 0 0 | 1 0 F E -- Wait 0 0 1 | 1 0 F E -- Pop 0 0 0 | 0 0 F F -- Wait 0 0 0 | 0 0 F F -- Wait 0 1 0 | 0 0 F F -- Push 0 0 0 | 0 0 F F -- Wait 0 0 0 | 1 1 F F -- Think 0 0 1 | 1 0 0 F -- Pop 0 0 0 | 0 0 0 0 -- Wait 0 0 0 | 0 0 0 0 -- Wait ΆIOBFifoCtl.oracle Jean-Marc Frailong October 16, 1987 6:54:20 pm PDT Test of the IOBridge Fifo controller. Inputs: Reset (0), NewRqst (0), Pop (0) Outputs: DataAvail (0), WPulse (0), WAddr (4), RAddr (4) Reset NewRqst Pop | DataAvail WPulse WAddr RAddr -- Comment Test of the IOBridge Fifo controller Reset sequence, check Reset disables all signals Push until saturation Pop until empty Typical access pattern Κz˜šœ™Icode™2—J˜™%J™—J™™J™J™—™J™/—J™Jš ΠftΟfžžžžžž žžžžžžΠcfΟcΠct ‘™KJ™head™$™0Jšž ˜ Jšž ˜ Jšž ˜Jšž ˜*Jšž ˜*—™Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜(Jšž ˜(Jšž ˜(Jšž ˜(Jšž ˜(—™Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜—™Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜Jšž ˜———…—π